人工智能的兴起
人工智能的芯片和软件的爆炸性增长正在变革关于连接性、能效、移动性和安全性的方方面面。机器学习（ML）技术已经用于计算机视觉、物体检测、语音识别和大数据分析。深度学习（DL）算法和神经网络正在推动芯片和软件快速发展，以满足在处理能力、每瓦性能、内存延迟和实时连接性等方面的新要求。
人工智能加速需求由训练（training）和推理 （inference）推动的。高度专用的处理器（或者称 AI 加速器）孕育而生，以管理这些任务所需要的规模巨大且不断变化的计算强度。在数据中心中，具有高度并行、大量复制的计算结构的 AI 加速器正被用于训练数千万到数亿个神经元，而其功耗仅为通用 CPU 和 GPU 的一小部分。
当下已经出现了多种多样的硬件平台来满足从数据中心到边缘的 AI 计算需求。然而，为当前及未来的 AI 应用创建芯片并非易事。设计人员必须解决许多技术挑战，涉及到广泛的AI算法以及相应的硬件架构异构。设计人员还需要克服高性能、低功耗物理设计所带来的复杂性和成本问题。
算法创新
每天都有研究成果从大学及行业实验室中涌现出来，它们不断产生新的神经网络模型、增强现有模型，并生成大量数据集对各个模型进行训练和测试。一旦这些模型经过了训练，就会出现进一步的创新，以将这些模型压缩并映射到不同的硬件架构中。创新者需要平衡多项相互竞争的要求， 比方说，带宽（例如，每个卷积每秒的乘法累加（MAC）运算次数）、量化或数据类型选择的影响、面积效率（每平方毫米每秒帧数）、内存带宽效率（MB/帧），等等（图2）。
多样化的架构
业界正在提出广泛的异构计算架构来加速计算，同时降低每次运算的总功耗。每个 AI 应用都有专门的计算、内存和互连需求。除了 AI 加速器功能本身之外， AI 芯片还包含各种其他组件。例如，数据中心设备与 AI 数据中心之间必须具有可靠且可配置的连接，而边缘设备则应当包含与传感器、图像、音频等之间的实时接口（图2）。内存选择则对于在低功耗条件下满足低延迟访问要求尤为重要。
高性能设计
最近出现的面向数据中心的架构，往往包含超过200亿个晶体管以及数百个或数千个处理模块，其速度可以超过5GHz。以低延迟支持数据局部性的新型嵌入式内存拓扑，正在推动晶体管主导的布局，并带来布线拥塞（routing congestion）和宏时序路径闭合的挑战。在边缘处，设计人员正在运行1GHz 以上的推理引擎，它们需要以极端温度和电压角（voltage corner）来运行。要想满足因算法和数据集而异的功率和热量预算，就必须采用新的功率估算和分析方法。
因此，一套综合性的AI芯片设计方法必须解决 AI 设计的所有方面的问题——从加速算法创新周期（phase），到可靠地拼接各种架构，再到最终提供最佳的物理实现，直至完成制造 signoff。
AI架构探索
Verification Continuum 为加速和优化AI架构探索提供了独特的解决方案。Platform Architect 虚拟原型设计能够实现架构级的性能和功耗分析。基于 HAPS FPGA 的原型设计以及ZeBu仿真使得对极其庞大和复杂的RTL实现进行探索和验证变得切实、可行。
AI加速器和数据框架的协同验证
在卷积神经网络（CNN）上，进行三个16x16像素图像的 RTL 仿真对任何软件模拟器而言，都超出了当前业界最先进水平。Synopsys ZeBu 是业界速度最快的仿真系统，也是唯一经过验证的解决方案，能够满足全AI芯片仿真的容量和速度需求。与其他解决方案相比较，它提供了最高的容量（190亿个以上门限）和最低的拥有成本（功耗降低5倍，数据中心占用空间减少一半）。ZeBu 具有 AI 性能可视化功能，其中包括图形追溯、张量图吞吐量分析、内存性能分析等等。
针对硬件加速对AI模型进行优化
ASIP Designer 是一套业界领先的工具，用于设计完全可编程处理器以及AI加速器。ASIP Designer 通过自定义数据路径，自动化高度并行的、完全软件可编程的硬件的实现，并针对硬件处理和软件算法迭代优化了 AI 模型。（图4）
总结
许多创新性应用正在推动具有 AI 功能的芯片的增长。深度神经网络需要专门的加速器，这反过来又会为计算、内存、电源和连接性带来新的架构要求。Synopsys 提供了一套全面的解决方案，能够解决 AI 设计各个方面的问题 —从加速算法创新周期（phase），到探索和验证各种不同的架构，到最终提供最佳的物理实现，并同时最大限度体现领先的代工厂节点的优势。
人工智能的芯片和软件的爆炸性增长正在变革关于连接性、能效、移动性和安全性的方方面面。机器学习（ML）技术已经用于计算机视觉、物体检测、语音识别和大数据分析。深度学习（DL）算法和神经网络正在推动芯片和软件快速发展，以满足在处理能力、每瓦性能、内存延迟和实时连接性等方面的新要求。
人工智能加速需求由训练（training）和推理 （inference）推动的。高度专用的处理器（或者称 AI 加速器）孕育而生，以管理这些任务所需要的规模巨大且不断变化的计算强度。在数据中心中，具有高度并行、大量复制的计算结构的 AI 加速器正被用于训练数千万到数亿个神经元，而其功耗仅为通用 CPU 和 GPU 的一小部分。
当下已经出现了多种多样的硬件平台来满足从数据中心到边缘的 AI 计算需求。然而，为当前及未来的 AI 应用创建芯片并非易事。设计人员必须解决许多技术挑战，涉及到广泛的AI算法以及相应的硬件架构异构。设计人员还需要克服高性能、低功耗物理设计所带来的复杂性和成本问题。
算法创新
每天都有研究成果从大学及行业实验室中涌现出来，它们不断产生新的神经网络模型、增强现有模型，并生成大量数据集对各个模型进行训练和测试。一旦这些模型经过了训练，就会出现进一步的创新，以将这些模型压缩并映射到不同的硬件架构中。创新者需要平衡多项相互竞争的要求， 比方说，带宽（例如，每个卷积每秒的乘法累加（MAC）运算次数）、量化或数据类型选择的影响、面积效率（每平方毫米每秒帧数）、内存带宽效率（MB/帧），等等（图2）。
多样化的架构
业界正在提出广泛的异构计算架构来加速计算，同时降低每次运算的总功耗。每个 AI 应用都有专门的计算、内存和互连需求。除了 AI 加速器功能本身之外， AI 芯片还包含各种其他组件。例如，数据中心设备与 AI 数据中心之间必须具有可靠且可配置的连接，而边缘设备则应当包含与传感器、图像、音频等之间的实时接口（图2）。内存选择则对于在低功耗条件下满足低延迟访问要求尤为重要。
高性能设计
最近出现的面向数据中心的架构，往往包含超过200亿个晶体管以及数百个或数千个处理模块，其速度可以超过5GHz。以低延迟支持数据局部性的新型嵌入式内存拓扑，正在推动晶体管主导的布局，并带来布线拥塞（routing congestion）和宏时序路径闭合的挑战。在边缘处，设计人员正在运行1GHz 以上的推理引擎，它们需要以极端温度和电压角（voltage corner）来运行。要想满足因算法和数据集而异的功率和热量预算，就必须采用新的功率估算和分析方法。
因此，一套综合性的AI芯片设计方法必须解决 AI 设计的所有方面的问题——从加速算法创新周期（phase），到可靠地拼接各种架构，再到最终提供最佳的物理实现，直至完成制造 signoff。
AI架构探索
Verification Continuum 为加速和优化AI架构探索提供了独特的解决方案。Platform Architect 虚拟原型设计能够实现架构级的性能和功耗分析。基于 HAPS FPGA 的原型设计以及ZeBu仿真使得对极其庞大和复杂的RTL实现进行探索和验证变得切实、可行。
AI加速器和数据框架的协同验证
在卷积神经网络（CNN）上，进行三个16x16像素图像的 RTL 仿真对任何软件模拟器而言，都超出了当前业界最先进水平。Synopsys ZeBu 是业界速度最快的仿真系统，也是唯一经过验证的解决方案，能够满足全AI芯片仿真的容量和速度需求。与其他解决方案相比较，它提供了最高的容量（190亿个以上门限）和最低的拥有成本（功耗降低5倍，数据中心占用空间减少一半）。ZeBu 具有 AI 性能可视化功能，其中包括图形追溯、张量图吞吐量分析、内存性能分析等等。
针对硬件加速对AI模型进行优化
ASIP Designer 是一套业界领先的工具，用于设计完全可编程处理器以及AI加速器。ASIP Designer 通过自定义数据路径，自动化高度并行的、完全软件可编程的硬件的实现，并针对硬件处理和软件算法迭代优化了 AI 模型。（图4）
总结
许多创新性应用正在推动具有 AI 功能的芯片的增长。深度神经网络需要专门的加速器，这反过来又会为计算、内存、电源和连接性带来新的架构要求。Synopsys 提供了一套全面的解决方案，能够解决 AI 设计各个方面的问题 —从加速算法创新周期（phase），到探索和验证各种不同的架构，到最终提供最佳的物理实现，并同时最大限度体现领先的代工厂节点的优势。
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